vhdl中可综合和不可综合的意思是：
可综合是指vhdl语言编码没有逻辑错误，没有语法错误，可以被编译器成功编译成中间代码。不可综合是指语言代码有逻辑错误或者语法错误，不能成功进行编译。
VHDL全名Very-High-Speed Integrated Circuit Hardware Description
Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076（简称87版)之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。
所谓综合是指将较高层次的描述转换成较低层次的描述。可综合就是可以将当前层次的描述转换成更低层次的描述。
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