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FPGA与AD时钟
FPGA与AD时钟
AD使用的时钟是差分CLK+,CLK-,如何将FPGA的时钟引到这样的AD上，FPGA时钟需要做啥处理吗？FPGA的时钟要怎样改成差分的时钟呢
2026年09月24日 13:34
有1个网友回答
网友（1）：
你用的是什么型号的fpga？
看下datasheet，一般新一点的FPGA都有差分时钟输入和输出的
可以再约束文件里加约束就可以了
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