在VHDL中，IEEE设计库中有一种类型叫std_Ulogic（我们一般使用其决断子类型std_logic）。这种类型的9个取值中，就包含'1'、'0'、'H'和'L'，分别对应硬件电路中的高电平、低电平、上拉和下拉4种状态。由于上拉和下拉是在器件外部采用电阻来实现的，因此VHDL的输出信号是无法自动变成'H'或者'L'的。
